Von der Leiterplatte zur Serienfertigung: Der komplette Leitfaden für Hardware-Entwickler

Eine Platine kommt aus der Fertigung und sieht perfekt aus, dann stellt die Montage fest, dass ein Kondensator-Footprint um 0,3mm daneben liegt, eine Toleranz, die am Bildschirm leicht zu übersehen ist und groß genug, um 500 Platinen unbrauchbar zu machen. Ein Prototyp übersteht sechs Monate Firmware-Entwicklung und fällt dann beim EMV-Test um 40 dB durch, weil eine Massefläche, die auf einer einzelnen Platine unauffällig war, bei Serienvolumen zur Antenne wurde. Ein Akku, der für sechs Monate ausgelegt war, hält drei Wochen, weil ein Pull-up-Widerstand im Layout, nicht im Schaltplan, den Mikrocontroller nie wirklich in den Schlafmodus gehen ließ, und niemand bemerkt es, bevor bereits 2.000 Platinen bestückt sind.

Das sind keine Einzelfälle. Laut IPC, der Association Connecting Electronics Industries, verursachen leiterplattenbezogene Probleme 35 bis 45 Prozent aller Verzögerungen in der Produktentwicklung. Beim Design einer kundenspezifischen Leiterplatte geht es nicht nur um eine Schaltung, die funktioniert, sondern um eine Schaltung, die sich zuverlässig fertigen, effizient montieren, wirksam testen und über tausende Einheiten hinweg konsistent wiederholen lässt.

Nicht jedes Produkt braucht eine. Ein Entwicklungsboard oder Modul ist die richtige Wahl unter 100 Einheiten, solange sich Anforderungen noch ändern, oder wenn ein funktionsfähiger Prototyp in zwei bis drei Wochen gebraucht wird und das Gehäuse ein größeres Board aufnehmen kann. Eine kundenspezifische Leiterplatte rechnet sich ab etwa 200 Einheiten, wenn eine bestimmte Form für ein Gehäuse benötigt wird, wenn automatisierte Montage im großen Maßstab erforderlich ist, oder wenn das Produkt einen langen Lebenszyklus von fünf oder mehr Jahren hat.

Teams, die das falsch einschätzen, springen oft zur kundenspezifischen Leiterplatte, weil es professioneller wirkt, und stecken dann Monate und echtes Budget in ein Design, das ein vierzig Dollar teures Modul für die ersten 500 Einheiten genauso gut erledigt hätte. Erst mit dem Modul beweisen, dass das Produkt funktioniert, dann die kundenspezifische Leiterplatte entwerfen, sobald die Anforderungen tatsächlich bekannt sind.

Eine unsauber verwaltete Massefläche behandelt allen Kupferbereich gleich, obwohl digitale und analoge Schaltungen getrennte Rückleitungen brauchen, idealerweise über eine Stern-Masse-Topologie isoliert, sonst stört digitales Schaltrauschen analoge Messungen. Zu schwach dimensionierte Leiterbahnen für den fließenden Strom erhitzen sich und belasten Lötstellen, als grobe Richtwerte braucht eine Leiterbahn mit 1A mindestens 0,5mm auf einer Innenlage, 3A brauchen 1,5mm, und 5A oder mehr brauchen 3mm oder eine eigene Powerplane.

EMV-Layoutfehler sind die teuersten, wenn sie spät entdeckt werden. Eine gescheiterte FCC-Zertifizierung kostet 15.000 bis 30.000 Dollar, sobald Redesign und eine Verzögerung von 8 bis 12 Wochen eingerechnet werden. Kurze Taktleitungen auf Innenlagen, durchgehende Masseflächen und Entkopplungskondensatoren innerhalb von 2mm der IC-Versorgungspins verhindern die meisten davon. Thermomanagement wird genauso oft übersehen, ein Design für einen Leistungsverstärker brauchte 16 thermische Vias, die mit der Massefläche verbunden waren, allein um eine thermische Abschaltung bei längerer Übertragung zu vermeiden.

DFM für eine Leiterplatte unterscheidet sich konzeptionell nicht von DFM für ein Spritzgussteil, es prüft das Design gegen das, was die Montage tatsächlich leisten kann, bevor die Kosten feststehen. Die Bauteilwahl hat direkte Kostenfolgen, ein 0603-Widerstand kostet etwa 0,02 Dollar in der Bestückung, ein 0402 etwa 0,05 Dollar, weil er kleiner und schwerer zu platzieren ist, und ein BGA-Bauteil etwa 0,50 Dollar, weil eine Röntgeninspektion nötig ist, um die darunterliegenden Lötstellen zu prüfen.

Bauteilhöhen müssen gegen die Gehäusefreiräume in 3D geprüft werden, nicht angenommen. Beim Nutzendesign müssen V-Score-Trennung, Fiducial-Platzierung und Platinenabstand für das Vereinzeln berücksichtigt werden, und Testpunkte müssen dort sitzen, wo eine Produktionsvorrichtung sie tatsächlich erreichen kann. Von Anfang an für automatisierte Montage zu entwerfen kostet deutlich weniger, als ein Prototyp-Layout später dafür nachzurüsten.

Lieferzeit, nicht der Preis, ist meist der Engpass, der den Zeitplan tatsächlich bestimmt, weshalb kritische Bauteile eine zweite Bezugsquelle brauchen, die schon vor Abschluss des Layouts festgelegt wird, nicht erst nach einem Lieferengpass. Das Volumen verändert die Stückliste spürbar, eine Platine, die als Einzelstück 15 Dollar an Bauteilen kostet, kann bei 1.000 Einheiten 8,50 Dollar kosten, und dieser Unterschied entscheidet oft darüber, ob ein Produkt seinen Preispunkt trifft oder nicht.

Die erste Inbetriebnahme einer Platine folgt einer festen Reihenfolge: Sichtprüfung, Prüfung der Spannungsversorgung ohne bestückte ICs, dann bestückte und erneut geprüfte ICs, dann ein minimales Firmware-Image, um GPIOs zu schalten, bevor die Peripherie getestet wird. Bei einem guten Design dauert das 4 bis 8 Stunden, bei einem problematischen mehrere Tage. Der Stromverbrauch muss mit echter Messtechnik geprüft werden, nicht mit einem gewöhnlichen Multimeter, weil Ruheströme im Mikroampere-Bereich liegen, und genau hier entdecken Teams den Schlafmodus, der nie funktioniert hat, derselbe Fehler, der aus sechs Monaten Akkulaufzeit drei Wochen macht.

EMV-Vorabtests vor der offiziellen Prüfung finden dieselben Fehler, die die Fertigung nicht erkennt, zu einem Bruchteil der Kosten einer gescheiterten Zertifizierung. Ein Produktionstest muss pro Platine innerhalb von 2 Minuten abgeschlossen sein, mit einer Wiederholbarkeit über 95 Prozent, und er muss die Fehler erkennen, die tatsächlich wahrscheinlich sind, nicht jeden theoretisch möglichen Fehler.

Ein Pilotlauf von 50 bis 100 Platinen gehört zwischen Prototyp und vollen Serienauftrag. Die Erstausbeute bei der Montage sollte 95 Prozent überschreiten, und wenn nicht, ist die Ursache meist kleiner als vermutet, ein Projekt fand eine Ausbeute von 92 Prozent, zurückzuführen auf ein suboptimales Reflow-Profil für ein QFN-Gehäuse, eine Anpassung des Temperaturprofils brachte sie auf 98 Prozent.

Ein Funktionstest zu 2 Dollar pro Platine bei einem Lauf von 1.000 Einheiten kostet 2.000 Dollar. Ihn zu überspringen, um diese Kosten zu sparen, und dieselben Fehler stattdessen als Feldausfälle zu je etwa 50 Dollar an Versand, Ersatz und Arbeitszeit zu entdecken, kostet mehr Geld und deutlich mehr Kundenvertrauen.

Fehlende UART- oder Debug-Anschlüsse erschweren sowohl die Fehlersuche in der Entwicklung als auch spätere Reparaturen im Feld und lohnen sich als Absicherung selbst in der Serienversion. Fehlende Pull-up- oder Pull-down-Widerstände lassen Eingänge floaten, und ein Design, das auf dem offenen Entwicklungstisch problemlos läuft, wo Körperkapazität zufällig den fehlenden Pull-up liefert, versagt, sobald es im Gehäuse verschlossen ist. Zu wenige Entkopplungskondensatoren, mindestens einer pro IC-Versorgungspin, zeigen sich später als sporadische Abstürze, Kommunikationsfehler und ADC-Rauschen, die sich nur schwer auf ihre eigentliche Ursache zurückführen lassen. Ignorierte Bauteilhöhen führen zu Gehäusekollisionen, die erst bei der Endmontage auffallen, weshalb die Bauteilhöhen der Leiterplatte in das Gehäuse-CAD-Modell importiert werden müssen, um die Freiräume zu prüfen. Eine einzelne Spannungsquelle für alle Schaltungsbereiche lässt digitales Schaltrauschen die analoge und HF-Leistung stören, und getrennte Versorgungsbereiche mit Filterung, etwa Ferritperlen oder ein LC-Filter, lösen das Problem.

Die meisten dieser Fehler haben eine gemeinsame Ursache: eine Leiterplatte, die isoliert entworfen wurde. Eine 30-minütige Review mit Leiterplattendesigner, Firmware-Entwickler, Testingenieur, Montagetechniker und Fertigungsingenieur findet etwa 80 Prozent dieser Probleme, bevor das Layout überhaupt fertig ist.